非結(jié)構(gòu)化LDPC碼的FPGA設(shè)計與實現(xiàn).pdf

1、低密度奇偶校驗(Low-Density Parity-Check，LDPC)碼具有優(yōu)異的性能，且譯碼涉及的數(shù)據(jù)運算簡單，該類碼字的 FPGA實現(xiàn)已經(jīng)廣泛應(yīng)用于數(shù)字電視和通信等領(lǐng)域。非結(jié)構(gòu)化 LDPC碼檢驗矩陣中非零元素的分布沒有任何規(guī)律，因而比結(jié)構(gòu)化 LDPC碼的性能較好。但是，由于非結(jié)構(gòu)化碼字的校驗矩陣沒有循環(huán)結(jié)構(gòu)或者準循環(huán)結(jié)構(gòu)，增加了非結(jié)構(gòu)碼字在邏輯設(shè)計與實現(xiàn)中的復(fù)雜度，同時矩陣中“1”不規(guī)律的分布增加了 FPGA實現(xiàn)的邏輯設(shè)計難度

2、。因此，本文重點研究了非結(jié)構(gòu)化碼字的邏輯設(shè)計與實現(xiàn)，并提出一種基于行列置換的映射方法，以降低不規(guī)律度分布的影響，減少對碼字譯碼性能的影響，能夠有效地降低實現(xiàn)復(fù)雜度。本文的主要內(nèi)容如下：
　　首先，介紹了兩種不同結(jié)構(gòu)的 LDPC碼，詳細推導(dǎo)了幾種性能較好的譯碼算法，并針對同一組碼字給出了使用不同算法時的性能比較結(jié)果。
　　然后，比較了不同結(jié)構(gòu)的碼字在邏輯設(shè)計與實現(xiàn)中的優(yōu)缺點，并且提出了一種基于行列置換的映射方法，以簡化非結(jié)構(gòu)化

3、 LDPC譯碼器的邏輯設(shè)計，有效降低 FPGA實現(xiàn)的難度，還具體地分析了量化方案和譯碼算法中幾個關(guān)鍵參數(shù)對碼字性能的影響。
　　最后，根據(jù)本文提出的用于簡化邏輯的映射方法，基于串行結(jié)構(gòu)設(shè)計并完成了非結(jié)構(gòu)化(548,274)LDPC譯碼器的邏輯設(shè)計，并進行綜合仿真和布局布線，可以較準確地譯出碼字。針對非結(jié)構(gòu)化LDPC譯碼器的FPGA設(shè)計與實現(xiàn)，本文提出了一種并行設(shè)計思路以解決定點數(shù)尋址的沖突問題，從而獲得較高的數(shù)據(jù)處理速率。